Aléa de fonctionnement ?
Le_Vince
mar, 11/12/2019 - 11:55
Bonjour !
Voilà, je débute avec Quartus II actuellement dans le but d'apprendre l'utilisation de FPGA et de VHDL.
Plus bas vous pouvez normalement voir mon projet. Ca commence avec un diviseur de fréquence qui fait passer ma clocl de 50M à 1hz, qui est ensuite utilisée comme clock d'un compteur décimal. Les sorties sont connectées à des LEDS et puisqu'elles fonctionnent avec des Pull-ups je met des not devant.
La partie logique avec la porte AND et la NAND est sensé me faire reset quand j'arrive à 7, parce que mon compteur doit normalement aller jusqu'à 6. Le soucis qu'il y a c'est qu'en réalité je reste quand j'arrive à 4. Est ce que quelqu'un à une idée de comment je pourrai résoudre mon problème ?
Cordialement ! Un étudiant dans le besoin
Le_Vince
mar, 11/12/2019 - 12:56
Anonyme
mar, 11/12/2019 - 19:02
Ton schéma est en grande partie illisible !
Mais en me crevant les yeux j'ai réussi à voir que si tu veux avoir un reste a 7 tes deux portes doivent être des AND !