Projet FPGA sous Xilinx ISE
Pyke
sam, 09/19/2020 - 22:47
Bonjour,
Je travaille sur un projet de conception d'un système sous fpga en utilisant le langage VHDL et donc après avoir écrit tous les fichiers .vhd des composants du système et fait les testbenchs de chacun, je me trouve en simulation avec que des "UUUUUU...." sur tous les chronogrammes des signaux ! Est ce qu'il y a quelq'un sur ce forum spécialiste des fpga et qui pourrait m'aider à corriger mes erreurs ?
Je peux vous envoyer tout le projet que j'ai crée sous "xilinx ise" ainsi que le cahier de charge du système à concevoir !
Merci d'avance.